职位描述:
- 熟悉Altera Xilinx FPGA调试、熟悉图像类接口
- 熟悉RTL设计,熟悉SoC设计
- 有一定的嵌入式软件基础
- 有视频、图像基础,有过视频、图像类FPGA项目经验
该职位受聘于复旦大学微电子学院,属于全职工程师系列。
后期主要从事视频图像类研究与开发工作。
有意向的同学,请与我联系: fanyibo@fudan.edu.cn
职位描述:
该职位受聘于复旦大学微电子学院,属于全职工程师系列。
后期主要从事视频图像类研究与开发工作。
有意向的同学,请与我联系: fanyibo@fudan.edu.cn
我最近再让一个学生做一个程序,将RTL输出数据添加头信息,输出二进制比特流,已经快完成了。
@bytree1 目前sao没支持edge, LCU只能是64的 32的没支持,帧压缩没支持
@lisely 我们用TR4上的Stratix4 530型号跑的(等效530万门)。逻辑是挺多的,zynq7020肯定跑不了
Workshop Video @ICCaffe 2017.1.13
关注我们
微信公众号: OpenASIC
@wxwangyan Thank you! I use nodebb for this forum. I have changed the default language to english.
目前这个网站没有英文版本,不过本身nodebb是可以在个人设置里面设置成英文界面的。我已经吧默认登陆界面改成英文的了,这样老外注册,发帖都没问题了。
@394658680 这个有的,我会年后整理一下代码开源出来的。 最近比较慢,确实没时间了。
@tomash 这个是QP值。目前版本代码没有码率控制,需要自行添加一个模块来实时改变QP就行