由于本项目仿真一直在Linux下，如果采用Window平台仿真，可能会出现如下错误

at 00000600, Frame Number = 00, mb_x_first = 00, mb_y_first = 00

# at 00049380, Error!

# (MV_X,MV_Y) should be (0c,0c), however is (04,0d)

# at 00050020, Error!

# FIME_PARTITION should be 000000000000000000000000000000000000000000, however is 001000000000000000000000000000001100000011

#     at 00050065, Frame Number = 00, mb_x_first = 01, mb_y_first = 00

# ** Note: $finish    : ./tb_top.v(783)

#    Time: 50380 ns  Iteration: 0  Instance: /tb_top

修改办法: 修改/sim/h265core/tb_top.v

# 将所有的$fopen语句修改一下
$fopen( XXXX ,"r" );    ->    $fopen( XXXX ,"rb" )

@duoerpu 这周吧，我拍好传youku

主要发布一些最新消息、线下讨论交流活动等。
方便不经常用PC上论坛的同学们知晓最新信息。
期望能定期举办一下现场研讨活动，推动本开源项目的常态化交流。

计划1月中旬（13号）左右能搞一次现场交流讨论活动，初步定在张江地铁站的IC Caffe。
主题主要包括几个方面：

1. 开发者计划， 如何更方便地让有兴趣的同学参与项目
2. IP使用指南，目前IP几个端口的基本配置功能，做一个完整的Demo还需要准备什么？
3. Todo讨论，初步讨论一下未来Todo的方向和计划
4. 自由交流，问题环节。

欢迎大家参与。

公众号：

@duoerpu 好的。 稍后我整理一下代码，开源发布！H.264目前实验室本身没有维护了，H.264 Intra encoder版本经过silicon prove, inter版本没有silicon过，有资金实力做silicon的我可以提供支持。

intra prediction我们分成两个部分，pre intra做mode decision，post intra 做partiton decision。 目前版本的代码mode decision只传一个mode给post intra。 后期要预测的更准的话，需要多传几个mode。目前我们自己实验室测试下来，传8个mode给post intra就预测的很准了。

H.264的项目是我们前几年做的，有需要的话，也可以开源出来。

很抱歉，跟你们能接触到的大多数开源项目一样，本项目也没什么拿得出手的文档。
大家都懂的，码农都痛恨写文档。写文档不如写代码来的“实在”。

-- 其实这是一个误解，从我的教学科研经历来看，能写得出一流文档的，才能担当得起一流的程序员。

对于本项目（H.265），也很幸运的是，虽然我们没有文档，但是我们有相关论文、专利。
相比大多数开源项目，这个也算是本项目的特色之一吧。有兴趣的同学可以去VIP Lab页面翻看 http://soc.fudan.edu.cn/vip/projects/gradproj/wiki/Publications ，还有历年的毕业生论文（中文的:fingers_crossed: ）可以省去大家看英文的痛苦。无论是刚进入硬件领域想小试牛刀的初学者，还是功力深厚的资深码农，都是一个不错的参考，毕竟有胜于无嘛。

当然，代码和论文差别还是很大的，搞过研究的都懂的。不要纠结于哪里哪里不同，什么什么地方看不懂，毕竟也不是项目文档，权当科普一下基础知识和基本架构思路吧。

相信能看完一个模块的论文和代码，基本上就能理解基本的架构和工作原理了，接下来看看论文、没事瞎想想，也就能出点自己的idea，进行架构层面的修改和优化了。就等着这个时候出个牛人，冒出一句“你们做的不咋地，我来改改”，那就功德圆满了。

写在平安夜11;59, 祝大家圣诞快乐

参与开发

目前代码量其实蛮大的，模块也挺多。对于一个新手，熟悉全部算法和整个硬件架构会比较困难。我准备尽快推出一个开发者计划，会对项目进行分门别类，开发者只需对单一模块进行算法研究和硬件开发（这个也是目前本实验室的做法）。

非常希望有更多的人愿意贡献自己的力量，帮助本项目完善代码！
也希望在中文社区里，在硬件、在芯片世界里有一只活跃的国人主导参与的开源队伍。

关注我们

微信公众号： OpenASIC

@fighting C Model暂时不开放源代码，会对参与项目开发的人员开放代码。一般用户其实只需要RTL就够了

@ghostvssb 是的，希望有个中文的、方便大家交流讨论的硬件开源社区。

@魔法小鱼 赞！对于网站本身，我希望有更多的开源硬件发布在这里，希望大家贡献自己的开源项目，这个网站可以作为一个公共讨论的论坛。 对于H.265项目，后期我会组织一下模块，方便有兴趣的同学参与进来。

@crazybingo 我们实验室内部用的就是redmine

@Quenii 嗯，好的。 如有共同参与开发人员加入，一定放在github上

目前需要在Linux平台上仿真，Window下会报错，请知悉。

@zhuzhuqing0 现在还仅仅是个玩具，比不上大厂出品。需要大家协同参与啊，这样才能撼动他们

@yx9527 后面出个参考软件给大家，自己跑吧
说实话，目前曲线上结果不是太好，别期望太高哦。正在进一步改进中

@maurice Pure HW， written by Verilog HDL (RTL)

@zhuzhuqing0 C Model 后期我会出个软件给大家，方便大家使用。

@brucezhan Not FPGA, If you use 65nm, it can reach 400MHz

好的，我试试看。