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F
赞一个，在中国首开先例，加油。
B
@yfor 1920x1088有RTL仿真过可以吗？
@bytree1 目前sao没支持edge， LCU只能是64的 32的没支持，帧压缩没支持
@asuperbird 编码器延迟理论上很低的，大概5w个时钟周期左右。通过仿真能看到精确的延迟。编码系统延迟还包括帧缓存延迟，bitstream的缓存延迟，通讯延迟等。
S
@现代楼 @duoerpu ，我们公司需要使用H264/265的FPGA编解码IP核，如果有资源或者开发能力但又缺乏资金可以跟我联系。sckaee@126.com
@nicu_233 是的 264 的更新。 265 更新我们稍晚也会放出来
@xiaohong http://openasic.org/topic/45/bs2hevc 请看这个开源软件
@wlf8263121 这个我们要稍晚一点出，现在暂时没有
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@bo 在modelsim/questasim中采用systemverilog语言开发基于UVM验证方法学的测试平台testbench，测试起来非常方便（可以搜索一下关于IC验证工程师的相关岗位信息）
K
这些视频有可用的英语字幕吗？我想学习，但我听不懂。请回复。谢谢！
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@070411209 解决了VIP IP问题，解决了不同FPGA型号无法映射问题；
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@bo 请看上一条回复
视频已经处了，请大家移步 http://www.openasic.org/topic/23/h-265-video-encoder-fpga-demo-video
E
@bo 可能是文件格式不对7z上传了不能显示，zip和pdf可以
@shixiaogang http://openasic.org/topic/32/2017-1-13-ic-caffe线下研讨会ppt文档
@wr115946873 需要加slice header, pps, sps等。 RTL输出的仅仅是LCU级别的码流，不带任何header信息
@pilmihilmi Thank you for your suggestion.
C
introduction和user guide两个文档确实不能下载
@bo 范老师，能否提供一个H264编码器的user-guide，在验证H264 编码IP过程中:不明白 sys_qp, sys_mode, sys_x_total sys_y_total等信号的功能
未来我们会推出开源版的FPGA实例，可以包括AXI总线接口、软件驱动程序，简单的Demo等