@manucrespo 整个设计都是同步时钟的，SDC只要约束到端口就可以了

@manucrespo 可以的啊

@manucrespo 内部正在开发第二版， RTL的代码，FPGA和ASIC都可以实现的啊

Brief

Model Osen Logic OSD10 h.264 decoder
Profile Baseline
Level 3.1
Input Format H.264 NAL stream
Output Format YUV4:2:0
Bitdepth 8
Slice type supported I,SI,P,SP
Entropy Coding CAVLC
Supported frme size Max: 1920x1088,Min:640x480
Supported bitrate 0 to 10Mps,No decode rate control
Max resolution and frame rate 1920x1088 @ 30fps, working at 75M
Required external memory size 32Mbyte
Memory interface data width 64bit

Download

http://openasic.org/topic/48/h-264-decoder-ip-core-rtl-code-v1-0

Thanks

Many Thanks to @eebq for sharing his code to OpenASIC

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你搜搜看学位论文数据库把。

@eebq 你先建两个帖子， 一个是RTL的， 一个是Cmodel的， 我随后把这两个帖子放到代码发布下面

@eebq 赞！ 好的，没问题。 你可以先放上来，我随后把帖子转到“代码发布“栏目下

@eebq 赞！ 欢迎发布， 你先放上来。我稍后把帖子挪到代码发布里面。

@xuweisheng 还没怎么用过

Update to bs2hevc_v1.1

• add command line options. type "-help" for more information